复位已经拉高，FPGA状态为何仍不同步？

外部复位拉高只是电平变化，不保证所有触发器在同一拍离开复位。释放边沿若靠近时钟，会违反恢复或移除时间；不同触发器可能不同步采样。可靠结构通常允许异步置位，并在每个时钟域独立同步释放。

示波器确认RST_N已经拉高，供电和时钟也稳定；可同一块FPGA上两个状态机偶发相差一拍启动，冷启动正常、快速重启却容易复现。约束报告里没有普通数据路径违例。这里的明确判断是：复位电平释放，不等于所有时钟域已经同步离开复位。

异步复位擅长在时钟停止时立即把逻辑拉回已知状态，但释放边沿本身也会被触发器采样。若边沿落在敏感窗口，不同触发器就可能看到不同结果。本文只证明释放同步这一点，不扩展到完整上电时序。

为什么复位拉低和拉高不是同一件事？

异步复位拉低时，不需要等待时钟，触发器会直接进入复位状态。这对时钟未启动、PLL未锁定或异常停钟很有用。可当复位拉高时，触发器要重新接受时钟控制，释放边沿与时钟的相对位置就变得关键。

图1  RST_N、两级同步器与RESET_DONE结构

若直接把外部RST_N扇出到大量触发器，不同位置的布线延迟和时钟偏斜会进一步扩大差异。某些触发器在当前拍释放，另一些到下一拍才释放，组合逻辑便可能短暂看到不合法状态。

恢复与移除时间为什么会影响首拍？

恢复与移除时间可以理解为异步控制信号在有效时钟边沿前后要保持足够稳定。复位释放若落进这个窗口，触发器内部节点可能无法在规定时间内确定，表现为亚稳态或不确定的释放拍。

实验里未必每次都看到模拟意义上的亚稳电压，更常见的是状态机首拍不一致、计数器少一步或跨域握手一开始就丢事件。问题概率受温度、电压、器件和释放相位影响，所以很难用几次手动复位排除。

图2  CLK_A与RST_SYNC_A的释放相位波形

· 相位边界：释放沿靠近有效时钟边沿。

· 物理差异：复位树和时钟树到达时间不同。

· 可见结果：首拍状态或握手出现不一致。

两级同步器解决的是哪一段风险？

常见结构让外部复位异步拉低两级触发器，释放时由本地时钟把高电平逐级传递。第一级可能遇到敏感窗口，第二级给它一个完整时钟周期恢复，并向本域逻辑提供整齐的同步释放信号。

两级只是常见起点，不是对所有可靠性目标的固定答案。时钟频率、器件亚稳参数、失效率要求和复位扇出都要纳入设计；同步器触发器还应按工具要求标记，避免综合与布局破坏其意图。

图3  两级同步器、状态机与时钟域版图检查

同步器处理的是释放边沿的采样风险，不会自动证明PLL、存储器和跨域接口都已准备好。

多个时钟域能共用一个reset_done吗？

每个时钟域应使用本域时钟生成自己的同步释放。把CLK_A域产生的reset_done直接送入CLK_B域，相当于又创建一条跨时钟控制路径；两个时钟没有固定相位时，风险只是换了一个名字。

图4  不同释放相位下各域首拍状态对照

若域之间存在启动先后关系，可在各域本地释放完成后，再通过合规跨域握手汇总ready状态。不要用组合与门把多个异步ready直接拼成全局复位，否则毛刺和跨域采样会重新进入复位树。

1. 每域独立同步使用对应的稳定本地时钟。

2. 释放后再握手ready跨域按控制信号处理。

3. 覆盖快速重启验证时钟停启和短复位脉冲。

验证复位不能只看一根外部引脚

逻辑分析时应同时引出外部RST_N、各域同步复位、PLL锁定、reset_done与状态机首个有效状态。反复改变释放相位或重启间隔，观察错误是否从随机变为可解释的边界现象。

静态时序也要包含恢复与移除检查，并确认异步复位路径、同步器标记和例外约束与设计意图一致。把所有复位路径简单设为false path，可能让真正的释放风险在报告中消失。

复位完成的证据是各时钟域在本地时钟下稳定释放并进入合法首态，不是一根外部线已经变高。

复位树里还要检查哪些实现细节？

同步释放信号应尽量走受控的本地复位资源或由工具推荐的结构，避免普通组合逻辑在复位树上产生毛刺。高扇出网络还要确认布局布线没有让同步器之后的信号再次跨域。

设计评审应把同步器实例、时钟来源、约束和reset_done使用点放在同一张表里。只看到RTL里两级寄存器，仍不能证明综合属性、物理位置和下游使用方式都正确。

RTL结构、时序约束与物理实现三者一致，异步置位同步释放才真正落地。

结论

同一块FPGA偶发相差一拍启动，先把各域同步复位和首态引出来，不要只在板外量RST_N。外部边沿只是起点，本域释放才是状态机真正的时间零点。

如果问题只在快速重启出现，还要检查同步器是否获得足够时钟，以及复位脉冲是否真的覆盖每一级触发器。