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I²C的SDA和SCL依靠开漏输出拉低、上拉电阻释放为高。阻值过大时，Rp与总线电容形成的RC会拖慢上升沿；阻值过小时，低电平电流和VOL压降增大。可靠阻值位于“上升时间上限”和“灌电流能力下限”共同限定的窗口内。I²C偶发NACK，工程

气隙牺牲的是有效磁导率，换来的是更大的直流偏置余量和可控储能在匝数不变时，给磁路增加气隙会降低有效磁导率和AL值，所以小信号电感量通常下降；但磁动势更多地落在气隙上，直流电流引起的磁通变化更平缓，电感更不容易突然进入饱和。同一个磁芯、同一

铜间距相同，不代表两侧阻焊开窗之间仍有可制造的油墨宽度阻焊桥看的是两片阻焊开窗之间剩下多少油墨，不是只看铜焊盘中心距。焊盘外扩、图形补偿、位置公差和板厂最小阻焊坝能力叠加后，EDA里看得到的一条绿线，到了CAM端可能已经无法稳定保留。同一

S11描述从端口1反射回来的能量，S21描述从端口1传到端口2的能量。结构可以做到低反射，却把能量耗散、辐射或转换到其他模态；因此S11很好不能单独证明链路低损耗，必须在一致端口条件下同时检查S21。一个射频过孔模型的S11在目标频段已经

UART没有共享时钟。接收器识别起始沿后，用自己的波特率时钟推算每个位中心；收发周期只要存在偏差，采样相位就会逐位漂移。前几位可能仍落在有效区，帧尾却先越过边沿，最终表现为数据错位或停止位错误。UART两端都设置成115200，逻辑分析仪

外部复位拉高只是电平变化，不保证所有触发器在同一拍离开复位。释放边沿若靠近时钟，会违反恢复或移除时间；不同触发器可能不同步采样。可靠结构通常允许异步置位，并在每个时钟域独立同步释放。示波器确认RST_N已经拉高，供电和时钟也稳定；可同一块

共模电感让两根线上同向流动的共模电流看到较高阻抗，而正常去回电流产生的磁通近似抵消。若传导超限峰主要由差模电流构成，换更大共模电感不会直接消除根因；整改前要用测量把两种模式分开。传导测试在某个频点超限，入口共模电感从小封装换成更高标称阻抗

多一级LC会增加衰减，也会增加一个需要阻尼的新谐振点输入滤波器并不是把电感和电容越堆越多越好。每增加一级LC，网络都会新增储能交换路径；当寄生电阻和主动阻尼不足时，某个窄频段的阻抗峰可能被抬高，导致输入纹波、环路扰动或传导噪声反而更明显。