板厂回来的阻抗报告很漂亮：50Ω、100Ω都在公差内。

但板子一上机，高速接口还是报错；换线没用、改驱动也没用，最后TDR一打，真正的通道里却到处是阻抗起伏。

这种情况并不少见。

问题在于：Coupon 通过，只能说明“板厂把这类受控阻抗结构做出来了”，并不等于整条高速通道已经合格。

很多工程师在量产阶段把“阻抗报告合格”直接等同于“SI没问题”，这里很容易埋坑。

一、Coupon到底验证了什么？

阻抗 Coupon 的价值非常明确：它和产品板同批加工，尽量复现相同层别、线宽、铜厚、介质厚度和参考平面条件，再通过TDR去验证制造出来的特性阻抗。

所以它非常适合回答一个问题：

这批板子的叠层、蚀刻、压合等制造过程，是否把设计要求的受控阻抗做到了？

这也是为什么很多板厂会优先在 Coupon 上测，而不是直接测产品板上的真实走线。真实走线往往太短、不可接触，或者已经穿过过孔、BGA、连接器和分支，不适合做稳定的生产阻抗测试。

但也正因为 Coupon 是为了“可重复、可量产测试”而设计，它通常比真实通道干净得多。

二、真实高速通道里，多了太多 Coupon 没有的东西

真正的高速链路不是一条直直的100Ω差分线。

它可能经过：

BGA扇出、线宽收窄、差分间距变化、换层过孔、连接器Launch、AC耦合电容焊盘、参考平面挖空、局部铜皮、阻焊变化。

这些位置任何一个处理不好，都可能让局部阻抗偏离目标值。

尤其要注意一个误区：

“整段平均阻抗接近100Ω”并不能掩盖局部不连续。

高速边沿看到的是整个传播路径。一个只有几毫米甚至更短的高阻或低阻区，在低速板上可能几乎没感觉；到了更快的边沿，它就会变成明显反射点。

TDR真正有价值的地方，就是能把这种不连续按时间位置展开。

三、板厂报告合格，上机异常，先看这4个位置

1. BGA或连接器附近的线宽突然收窄

为了从细间距器件中逃线，很多差分线会突然 neck-down。

如果只是机械上“能走出去”，却没有重新评估局部阻抗，TDR上很容易出现一段高阻区。

这里不能只看主干走线的规则值，要看实际铜形状。

2. 过孔和焊盘结构改变了局部电容

过孔本身、焊盘、Anti-pad、残余stub都会改变局部等效电感和电容。

哪怕主线阻抗完全正确，过孔过渡仍然可能成为整条链路最明显的反射点。

3. 参考平面“看起来在”，实际上已经被切碎

很多设计检查只盯着差分线本身，却忽略其下方参考平面。

如果线从平面开槽、分割、避空区边缘上方经过，局部回流路径发生改变，真实通道的电磁环境已经和 Coupon 完全不是一回事。

4. 材料和几何参数虽然达标，但损耗问题已经出现

阻抗是一个指标，插入损耗又是另一个指标。

到了高速链路，铜粗糙度、介质损耗、玻纤结构、走线长度等都会开始影响通道损耗。

也就是说：

阻抗合格，不代表损耗一定合格；TDR看起来不错，也不代表眼图一定有余量。

四、工程上怎么判断：到底是板厂问题，还是通道设计问题？

最实用的方式不是继续盯着那张阻抗报告，而是把验证拆成三层。

第一层：看 Coupon。

确认制造过程是否稳定，线宽、介质厚度、铜厚和阻抗是否在公差范围内。

第二层：打真实通道 TDR。

重点看BGA逃线、过孔、连接器、线宽变化等位置是否出现明显阻抗突变。

如果 Coupon 很平，但产品通道在固定结构处反复出现同样的峰或谷，问题更可能来自设计结构，而不是板厂随机偏差。

第三层：看频域和系统指标。

必要时再用VNA看S参数、插损和回损，最后结合眼图、BER或协议误码去确认系统余量。

这三层不要混为一谈。

五、真正值得关注的是“相关性”

成熟的高速板项目，不是拿到一个“阻抗PASS”就结束。

更有价值的是建立三组数据之间的相关性：

叠层/截面几何 → Coupon TDR → 产品真实通道TDR/S参数

如果这三者能对应起来，出了问题才有办法迅速判断：

是板厂压合厚度偏了？

是蚀刻导致线宽变化？

还是设计里的BGA扇出、过孔和连接器过渡本身就存在不连续？

否则很容易出现一种典型现场：板厂说“阻抗报告是PASS的”，研发说“板子就是跑不稳”，双方各有数据，但没有人在看同一个对象。

最后一个工程判断

Coupon 是制造过程的“体检单”，不是整条高速通道的“通关证”。

当高速板出现偶发误码、链路训练失败、眼图余量不足时，如果板厂阻抗报告已经合格，下一步不要只继续要求板厂重测 Coupon。

更应该做的是：

把真实通道拉出来测。

TDR先定位不连续发生在哪里，再结合结构、截面和频域数据去判断根因。

这才是从“阻抗控制”走向“高速通道工程”的关键一步。